Show simple item record

dc.contributor.authorSuhendra, Rizfa
dc.contributor.authorSuhendra, Rizfa
dc.date.accessioned2025-02-14T06:59:03Z
dc.date.available2025-02-14T06:59:03Z
dc.date.issued2025-02-06
dc.identifier.citationIEEEen_US
dc.identifier.urihttps://library.universitaspertamina.ac.id//xmlui/handle/123456789/13634
dc.descriptionKegiatan magang ini berfokus pada penggunaan sistem systolic array dalam mempercepat proses komputasi dari kecerdasan buatan jaringan saraf tiruan. Sistem ini bertujuan untuk meningkatkan efisiensi dari proses komputasi data dengan mempercepat perkalian matriks yang dilakukan. Implementasi ini mengolah data yang sudah tersedia dan mempercepat proses pengolahan data tersebut. Proyek ini diharapkan dapat memberikan solusi inovatif dalam pengolahan data secara efektif.en_US
dc.description.abstractPerkembangan teknologi memiliki peran yang besar dalam keberlangsungan hidup manusia, mulai dari mempermudah pekerjaan atau bahkan dapat sepenuhnya mengganti bagian bagian dari kehidupan. Perkembangan tersebut tidak lepas dariperkembangan komputer terutama otak dari komputer itu sendiri yaitu sebuah chip semikonduktor. Penggunaan chip semikonduktor berperan penting dalam membentuk masyarakat dari berbagai bidang. Seiring berkembangnya teknologi, ukuran dari chip yang dimaksud juga semakin kecil. Dengan teknologi yang semakin lama semakin kecil yaitu hingga 2nm maka struktur nya juga semakin padat. Sehingga akan ada batas fisik dari desain chip sehingga tidak dapat diperkecil lagi. Maka dari itu, perlu adanya desain algoritma yang dapat membantu untuk mempercepat komputasi tanpa meningkatkan jumlah transistor dengan memperkecil ukurannya. Oleh karena itu, pada laporan MBKM ini dibuat sistem akselerator dengan Systolic Array untuk mempercepat komputasi algoritma Artificial Neural Network.en_US
dc.subjectHardware Accelerator, Systolic Array, Artificial Neural Networken_US
dc.subjectPerkembangan Teknologi, Chip, Akselerator, Algoritmaen_US
dc.titleANALISIS SISTEM AKSELERATOR UNTUK ALGORITMA ARTIFICIAL NEURAL NETWORK DENGAN KONFIGURASI SYSTOLIC 6X6en_US
dc.typeArticleen_US
dc.typeOtheren_US


Files in this item

Thumbnail
Thumbnail

This item appears in the following Collection(s)

Show simple item record