Pengembangan Sirkuit Terpadu sebagai Akselerator Variational Autoencoder Berbasis Inline-Array Architecture

Abstract

Dalam era digital dengan arus data masif, Variational Autoencoder (VAE) menjadi model penting untuk kompresi data, pembelajaran representasi, dan generasi data sintetis. VAE memanfaatkan pendekatan probabilistik untuk memproyeksikan data ke ruang laten berbasis distribusi, sehingga mampu melakukan rekonstruksi maupun menghasilkan variasi baru dari data input. Namun, implementasi VAE pada platform Field Programmable Gate Array (FPGA) masih minim, khususnya untuk dataset MNIST, sehingga diperlukan penelitian untuk mengeksplorasi desain arsitektur yang optimal dan efisien di perangkat keras ini. Penelitian ini mengembangkan dan mengimplementasikan sirkuit terpadu pada blok encoder VAE berbasis FPGA menggunakan arsitektur Inline-Array untuk menekan latensi inferensi, dengan arsitektur Semi-Parallel sebagai baseline. Implementasi dilakukan pada FPGA Kria KV260 dengan dataset MNIST 28×28 piksel, diawali grid search konfigurasi jaringan, diikuti sintesis RTL dan pengujian testbench serta PYNQ. Hasil menunjukkan Inline-Array menurunkan latensi ±0,0025 s dibanding CPU dan ±0,00076 s dibanding Semi-Parallel, mengurangi konsumsi daya 3,95%, serta mengoptimalkan penggunaan resource melalui adder tree. Nilai error rekonstruksi setara CPU dan Semi-Parallel, kecuali digit “2” akibat overflow kuantisasi Q3.12. Desain ini menunjukkan potensi Inline-Array sebagai akselerator VAE hemat daya dan berlatensi rendah untuk aplikasi edge computing.