PENGEMBANGAN SIRKUIT TERPADU UNTUK AKSELERATOR PERKALIAN MATRIKS BERBASIS REGISTER-LESS SYSTOLIC ARRAY DENGAN SPARSE COMPUTING

Abstract

Penelitian ini merupakan pengembangan dari sistem akselerator berbasis FPGA yang bertujuan untuk mempercepat proses komputasi, percepatan tersebut dilakukan yang khususnya terhadap komputasi perkalian matriks, perkalian tersebut merupakan perhitungan yang umum terdapat pada algoritma jaringan saraf tiruan. Metode yang digunakan di dalam penelitian ini adalah metode systolic array yang dimodifikasi, modifikasi dari systolic array tersebut berupa mengurangi komponen register yang berfungsi untuk pengiriman dan penerimaan data serta pengaturan timing antar elemen dalam systolic dan sparse computing yang dapat memilah data tidak nol dan data nol untuk mengurangi berat komputasi. Hasil dari penelitian ini adalah peningkatan kecepatan ketika menggunakan arsitektur Registerless Sparse Systolic Array jika dibandingkan dengan Baseline tradisional Systolic Array